Программные продукты и системы

Особенностью современных маршрутов проектирования заказных интегральных схем (ИС) является ориентация на тестопригодное проектирование (DFT – Design for Testability), в ходе которого наряду с разработкой ИС формируют решения и определяют сценарии, обеспечивающие в дальнейшем простоту ее тестирования (см. [1], а также ITRS, 2011). В ходе анализа тестопригодности определяют наборы входных и выходных тестовых узлов и характеристики тестовых сигналов. Для повышения легкости последующего тестирования в проектируемую схему включают дополнительные тестирующие подсхемы, обеспечивающие повышение уровня наблюдаемости и управляемости [2–7]. Тестирующие подсхемы учитывают при формировании общей топологии микросхемы на этапе выполнения процедур размещения и трассировки. Для результирующего решения формируют входные тестовые наборы и оценивают уровень покрытия неисправностей. Таким образом, к моменту изготовления микросхемы по сформированному технологическому файлу созданы тестовые наборы и определены наилучшие условия, обеспечивающие выявление неисправностей в ИС с минимальными временными и материальными затратами.

Анализ возможностей средств САПР показал наличие развитых средств тестопригодного проектирования цифровых ИС и отсутствие средств тестопригодного проектирования для аналоговых и смешанных ИС (СмИС) [8]. Поэтому разработка средств и условий автоматизации тестопригодного проектирования СмИС является актуальной задачей. В работе предложена библиотека компонентов, обеспечивающих внутрисхемное тестирование СмИС в соответствии с методикой автоматизации тестопригодного проектирования [9].

Организация внутрисхемного тестирования СмИС предполагает выбор тестирующих подсхем для аналоговой и цифровой подсхем, а также согласование их работы при тестировании для установления корректности функционирования всего устройства. Для решения поставленной задачи разработаны компоненты и тестирующие подсхемы, реализующие различные методы и способы тестирования аналоговых и цифровых подсхем.

Для систематизации и удобства использования разработана библиотека структурных решений тестопригодного проектирования, включающая набор предлагаемых тестирующих подсхем. Библиотека включает поведенческие, структурные и физические модели тестирующих подсхем, представленные на уровне регистровых передач и схемном уровне в виде аппаратно-зависимых поведенческих описаний, принципиальных и структурных схем, топологий. Каждый из уровней определяет модель одного и того же устройства, но с различной степенью детализации – от абстрактного описания на системном уровне до максимально приближенного к конечной реализации на схемном уровне. Модель каждого последующего уровня уточняет правила и принципы построения проектируемого объекта, которые отражены в моделях предыдущих уровней.

Библиотека организована по иерархическому принципу с использованием древовидной структуры (рис. 1). Функционально выделены компоненты и тестирующие подсхемы, применяемые для аналоговых и цифровых подсхем.

Для аналоговой подсхемы возможен выбор между методами внутрисхемного тестирования на основе реконфигурации в автогенератор (OBIST – Oscillation Built-In Self-Test) с использованием мультиплексоров, повышающих наблюдаемость внутренних узлов схемы (MUX), и методами на основе сигнатурного анализа (SA – Signature Analysis) [10].

Для цифровых подсхем предложены методы внутрисхемного тестирования на основе встроенного самотестирования (LSFR – Linear Shift Feedback Register, MISR – Multi-Inpit Shift Register и BILBO – Built-In Logic Block Observer), схем мультиплексирования внутренних узлов (MUX) и сканирующих цепей (Scan) [11].

В библиотеку включены элементы, обеспечивающие доступ к внутренним узлам схемы с целью повышения их управляемости и наблюдаемости, внутрисхемное формирование тестовых наборов и анализ полученных выходных откликов. Принципиальные схемы элементов реализованы в Spice-подобном формате, пригодном для использования в стандартных коммерческих САПР схемотехнического проектирования.

Поведенческие описания выполнены на языке описания аппаратуры VHDL, что обеспечивает возможность их подключения в проекты стандартными средствами САПР ПЛИС и САПР сквозного проектирования ИС.

Библиотека реализована в соответствии с открытой модульной архитектурой по принципу многократно используемых ядер (IP-core), что позволяет расширять ее путем включения дополнительных компонентов, за счет синтеза топологий уже содержащихся в ней компонентов и подсхем под другие интегральные технологии и/или с применением технологических библиотек иных производителей.

Рассмотрим представление библиотечного компонента на примере цифрового мультиплексора (MUX 2:1), символ и структурная схема которого приведены на рисунке 2.

В предлагаемой библиотеке данный компонент реализован с настраиваемым параметром – разрядность информационных входов (WIDTH). Поведенческое описание цифрового мультиплексора (MUX 2:1) на языке VHDL:

library IEEE;

   use IEEE.STD_LOGIC_1164.ALL;

entity mux_2_1 is

   generic (

      -- Input/output width

      WIDTH      : integer range 1 to 128 := 1

   );

   port (

    -- Control interface

    S           : in    std_logic;

    -- Input interface

     A           : in    std_logic_vector((WIDTH - 1) downto 0);

     B           : in    std_logic_vector((WIDTH - 1) downto 0);

     -- Output interface

     Y           : out   std_logic_vector((WIDTH - 1) downto 0)

   );

end mux_2_1;

architecture mux_2_1_arch of mux_2_1 is

begin

   -- Block function

   Y <= A when (S = '1') else B;

end mux_2_1_arch;

Пример временных диаграмм функционирования мультиплексора MUX 2:1 представлен на рисунке 3.

В таблице приведена спецификация на используемые ресурсы при аппаратной реализации цифрового мультиплексора 2:1 (для установленного параметра WIDTH=1) в базисе ПЛИС и по заказной интегральной технологии HCMOS8D.

Используемые ресурсы

Топология мультиплексора MUX 2:1, реализованная по технологии HCMOS8D, отображена на рисунке 4.

Аналогично в библиотеке представлены остальные компоненты и тестирующие подсхемы. Использование языка VHDL для аппаратно-зависимого описания цифровых компонентов библиотеки обеспечивает простоту синтеза средствами САПР под выбранный базис реализации – ПЛИС или заказная технология. Универсальность такого описания и использование в нем параметров, настраиваемых под специфику схемы, для которой тестирующая подсхема будет применена, определяют гибкость и применимость библиотечных компонентов в различных проектах. Ориентация на концепцию многократно используемых блоков (IP-core) при описании библиотечных компонентов, возможность их подключения в различных коммерческих САПР, адаптация под существующие маршруты проектирования ИС делают предлагаемую библиотеку эффективным средством обеспечения автоматизации тестопригодного проектирования СмИС. Применение библиотеки в рамках тестопригодного проектирования на ранних стадиях разработки СмИС позволяет сократить временные и стоимостные затраты на выбор, разработку и адаптацию подсхем внутрисхемного тестирования реализуемых электронных устройств.

Литература

1.     Kerzerho V., Cauvet P., Bernard S., Azais F., Comte M., Renovell M. Analogue Network of Converters: A DFT Technique to Test a Complete Set of ADCs and DACs Embedded in a Complex SiP or SOC. Proc. IEEE European Test Symposium, 2006, pp. 159–164.

2.     Перевозников С.И., Крупельницкий Л.В., Озеранс- кий В.С. Особенности формирования компонентных структур тестирования для систем внутрисхемного поиска неисправностей цифровых устройств // Вестн. Винницкого политех. ин-та. 2012. № 5 (104). C. 81–85.

3.     Voyiatzis I., Halatsis C. A low-cost concurrent BIST scheme for increased dependability. IEEE Trans. on Dependable and Secure Computing, 2005, vol. 2, no. 2, pp. 150–156.

4.     Ghosh I., Jha N.K., Bhawmik S. A BIST scheme for RTL circuits based on symbolic testability analysis. IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems, 2000, vol. 19, no. 1, pp. 111–128.

5.     Guanglin W., Jin R., Ailing R., Ming L. Implementation of a BIST scheme for ADC test. Proc. 5th Intern. Conf. on ASIC, 2003, vol. 2, pp. 1128–1131.

6.     Assaf M.H., Fathi M. Built-In Hardware for Analog Circuitry Testing. Proc. Electronics, Robotics and Automotive Mechanics Conf., 2008, pp. 14–19.

7.     Yuan J., Masayoshi T. A BIST scheme for operational amplifier by checking the stable output of transient response. Proc. 20th European Conf. on Circuit Theory and Design (ECCTD), 2011, pp. 885–888.

8.     Мосин С.Г. Маршрут тестопригодного проектирования электронных устройств в САПР компании Mentor Graphics // Программные продукты и системы. 2010. № 1. С. 65–68.

9.     Мосин С.Г. Методика тестопригодного проектирования аналого-цифровых схем // Изв. вузов. Приборостроение. 2012. Т. 55. № 5. С. 19–23.

10.  Мосин С.Г. Анализ методов тестопригодного проектирования аналоговых и смешанных ИС // Изв. вузов. Электроника. 2007. № 1. С. 59–64.

11.  Ланцов В.Н., Мосин С.Г. Современные подходы к проектированию и тестированию интегральных микросхем: монография. Владимир: Изд-во Владимирского гос. ун-та, 2010. 285 с.

References

1.     Kerzerho V., Cauvet P., Bernard S., Azais F., Comte M., Renovell M. Analogue Network of Converters: A DFT Technique to Test a Complete Set of ADCs and DACs Embedded in a Complex SiP or SOC. Proc. IEEE European Test Symposium. 2006, pp. 159–164.

2.     Perevoznikov S.I., Krupelnitskiy L.V., Ozeranskiy V.S. Special aspects of forming components test structures for the systems of in-circuit search of digital devices errors. Vestnik Vinnitskogo politekhnicheskogo instituta [Visnyk of Vinnitsya Technical Institute]. 2012, vol. 5 (104), pp. 81–85.

3.     Voyiatzis I., Halatsis C. A low-cost concurrent BIST scheme for increased dependability. IEEE Trans. on Dependable and Secure Computing. 2005, vol. 2, no. 2, pp. 150–156.

4.     Ghosh I., Jha N.K., Bhawmik S. A BIST scheme for RTL circuits based on symbolic testability analysis. IEEE Trans. on computer-aided design of integrated circuits and systems. 2000, vol. 19, no. 1, pp. 111–128.

5.     Guanglin W., Jin R., Ailing R., Ming L. Implementation of a BIST scheme for ADC test. Proc. 5th int. conf. on   ASIC. 2003, vol. 2, pp. 1128–1131.

6.     Assaf M.H., Fathi M. Built-in hardware for analog circuitry testing. Proc. of Electronics, robotics and automotive mechanics conf. 2008, pp. 14–19.

7.     Yuan J., Masayoshi T. A BIST scheme for operational amplifier by checking the stable output of transient response. Proc. 20th European conf. on circuit theory and design (ECCTD). 2011, pp. 885–888.

8.     Mosin S.G. The rout of design for testability of electric devices in CAD system of Mentor Graphics company. Programmnye produkty i sistemy [Software & Systems]. 2010, vol. 1, pp. 65–68 (in Russ.).

9.     Mosin S.G. A methodology of design for testability of analog-digital circuits. Izv. vuzov. Priborostroenie [News of universities. Engineering]. 2012, vol. 55, iss. 5, pp. 19–23 (in Russ.).

10.  Mosin S.G. An analysis of design for testability methods for analog and mixed-signal IC. Izv. vuzov. Elektronika [News of universities. Electronics]. 2007, vol. 1, pp. 59–64 (in Russ.).

11.  Lantsov V.N., Mosin S.G. Sovremennye podkhody k proektirovaniyu i testirovaniyu integralnykh skhem [Modern approaches to design and test of integrated circuits]. Vladimir, Vladimir State Univ., 2010, 285 p.