ISSN 0236-235X (P)
ISSN 2311-2735 (E)

Публикационная активность

(сведения по итогам 2017 г.)
2-летний импакт-фактор РИНЦ: 0,500
2-летний импакт-фактор РИНЦ без самоцитирования: 0,405
Двухлетний импакт-фактор РИНЦ с учетом цитирования из всех
источников: 0,817
5-летний импакт-фактор РИНЦ: 0,319
5-летний импакт-фактор РИНЦ без самоцитирования: 0,264
Суммарное число цитирований журнала в РИНЦ: 6012
Пятилетний индекс Херфиндаля по цитирующим журналам: 404
Индекс Херфиндаля по организациям авторов: 338
Десятилетний индекс Хирша: 17
Место в общем рейтинге SCIENCE INDEX за 2017 год: 527
Место в рейтинге SCIENCE INDEX за 2017 год по тематике "Автоматика. Вычислительная техника": 16

Больше данных по публикационной активности нашего журнале за 2008-2017 гг. на сайте РИНЦ

Вход


Забыли пароль? / Регистрация

Добавить в закладки

Следующий номер на сайте

4
Ожидается:
16 Декабря 2018

Маршрут тестопригодного проектирования электронных устройств в САПР компании Mentor Graphics

Design-for-testability flow of electronic circuits in the Mentor Graphics cad tools
Статья опубликована в выпуске журнала № 1 за 2010 год.[ 22.03.2010 ]
Аннотация:Представлен маршрут тестопригодного проектирования электронных устройств в САПР Mentor Graphics. Описаны возможности и назначение средств САПР, обеспечивающих формирование тестирующих подсхем и тестовых наборов.
Abstract:The design flow of testable electronic circuits in Mentor Graphics CAD tools is presented. The functionality and purpose of different CAD tools providing generation of test circuitries and test patterns have been described.
Авторы: Мосин С.Г. (smosin@vpti.vladimir.ru) - Владимирский государственный университет им. Александра Григорьевича и Николая Григорьевича Столетовых, Владимир, Россия, кандидат технических наук
Ключевые слова: сапр mentor graphics, маршрут проектирования, тестопригодное проектирование
Keywords: mentor graphics’ CAD tools, computer aided design, design-for-test
Количество просмотров: 7001
Версия для печати
Выпуск в формате PDF (4.03Мб)
Скачать обложку в формате PDF (1.25Мб)

Размер шрифта:       Шрифт:

Тестирование занимает существенное место в процессе проектирования и реализации электронных устройств. На мероприятия по тестированию интегральных схем (ИС) приходится порядка 40–60 % от общего времени, требуемого на разработку схемы. Высокие затраты во многом связаны с повышением сложности тестирования современных электронных изделий и необходимостью проведения тестовых мероприятий на каждом этапе процесса производства ИС. В случае выявления несоответствий проектируемого устройства техническим требованиям на любом технологическом этапе происходят поиск, локализация и устранение причин, вызвавших эти отклонения, с последующим тестированием нового решения. Сложность тестирования связана с такими факторами, как изменения в технологическом процессе, рас­тущая степень интеграции, повышение функциональной сложности разрабатываемых устройств, отсутствие непосредственного доступа к внутренним компонентам интегральной схемы и др.

Сокращение затрат на тестирование и, как следствие, снижение себестоимости готового продукта связывают прежде всего с разработкой и использованием новых, высокоэффективных тестовых стратегий, которые позволили бы упростить процесс тестирования. Одним из перспективных направлений в данной области является использование подхода тестопригодного проектирования электронных устройств на ранних стадиях разработки (DFT – Design for Testability) [1, 2]. Данный подход позволяет еще на этапе проектирования ИС исследовать возможности и подготовить рекомендации для последующего тестирования. Реализация подхода тестопригодного проектирования предусматривает использование внутри проекта специализированных тестирующих подсхем или, основываясь на результатах схемотехнического анализа, возможность преобразования исходной схемы с целью повышения контролируемости ее параметров. Подход тестопригодного проектирования позволяет использовать функциональные и структурные особенности ИС при формировании тестов и тестовых мероприятий. Разработка современных электронных устройств невозможна без использования средств автоматизации проектирования. В этой связи очень важно, чтобы САПР микроэлектроники обладали средствами тестопригодного проектирования, обеспечивающими сквозной маршрут проектирования ИС и систем, а также тестов для них. Одним из мировых лидеров на рынке САПР микроэлектроники является компания Mentor Graphics, предоставляющая средства проектирования электронных схем на разных уровнях – от поведенческого до топологического.

В работе рассматривается маршрут тестопригодного проектирования электронных устройств в САПР компании Mentor Graphics, реализующий систему мероприятий, обеспечивающих комплекс­ное решение задачи проектирования тестопригодного устройства и минимизации вероятности появления производственных дефектов (рис. 1).

В САПР компании Mentor Graphics наряду со средствами проектирования электронных схем включены пакеты, обеспечивающие реализацию подхода тестопригодного проектирования. Данные средства используют на различных стадиях проектирования. Они отвечают за решение следующих задач [3]:

·     формирование схем встроенного самотестирования,

·     включение подсхем граничного сканирования,

·     анализ тестопригодности и синтез тестов,

·     автоматическое формирование тестовых шаблонов (ATPG – Automatic Test Pattern Generation) и сжатие тестов.

Анализ тестопригодности и включение тестирующих подсхем. Решение данной задачи в маршруте тестопригодного проектирования выполняют пакеты LBISTArchitect, MBISTArchitect, BSDArchitect и DFTAdvisor.

LBISTArchitect – средство формирования схем встроенного самотестирования, которое предлагает комплексное решение следующих задач: анализ тестопригодности проектируемого устройства, синтез тестирующих структур под проект, оценка покрываемости неисправностей и формирование откликов (сигнатур) исправной схемы. Формирование BIST-схем происходит на поведенческом уровне в базисе HDL-языков: VHDL или Verilog. Однако включение в проектируемое устройство схем сканирования и дополнительных тестовых узлов выполняют на структурном уровне. Набор тестирующих подсхем состоит из BIST-контрол­лера, псевдослучайного генератора тестов и многовходового сигнатурного регистра (MISR – Multiple-Input Signature Register). В процессе анализа схемы в LBISTArchitect происходит проверка более 150 правил проектирования, которые в совокупности с используемой запатентованной технологией включения дополнительных тестовых узлов MTPITM (Multi-Phase Test Point Insertion) гарантируют высокий процент покрываемости неисправностей.

По мере перехода в интегральных технологиях к субмикронным и наноразмерам обязательным элементом тестовой проверки является тестирование проектируемых устройств на рабочей частоте. LBISTArchitect обеспечивает реализацию BIST-контроллера, поддерживающего данный вид тестирования. За счет использования многочастотного генератора синхросигналов, который управляет работой контроллера, инициализацию тестов можно проводить на низкой частоте, что позволяет снизить рассеиваемую мощность, а самотестирование – на рабочей частоте устройства.

MBISTArchitect – пакет, обеспечивающий формирование BIST-схем для различных типов блоков памяти, включая многопортовые ОЗУ. MBISTArchitect поддерживает большинство промышленных алгоритмов проверки элементов памяти, которые позволяют выявлять наиболее часто встречающиеся типы неисправностей.

BSDArchitect – модуль, отвечающий за создание и включение в проект логики цифрового граничного сканирования в соответствии со стандартом IEEE 1149.1. BSDArchitect формирует описание схемы цифрового граничного сканирования в формате языков VHDL или Verilog, полностью совместимое со средствами логического синтеза. Наряду со стандартными командами (Bypass, Intest, Extest и др.) модуль поддерживает специальные команды пользователя. Для тестовых схем граничного сканирования BSDArchitect готовит тестовые последовательности, обеспечивающие проверку корректности их функционирования.

Подпись:  Рис. 2. Элементы схем сканирования:а) мультиплексируемый D-триггер;б) триггер, синхронизируемый внешним сигналом;в) LSSD-триггер DFTAdvisor – средство, реализующее эффективный синтез и анализ тестов. Этот пакет содержит инструмент проверки правил проектирования, который выявляет проблемные участки в схеме с точки зрения ее тестопригодности. Данный инструмент позволяет на ранних стадиях проектирования выявить проблемы тестирования разрабатываемого устройства, когда последствия от выявленной ошибки проектирования не приводят к высоким материальным затратам на ее устранение. Кроме того, DFTAdvisor решает задачу включения в проект схем сканирования (полных или частичных). Пакет поддерживает следующие виды схем сканирования (рис. 2): на мультиплексируемых D-триггерах; на триггерах, синхронизируемых внешним сигналом; на триггерах, чувствительных к уровню сигнала (LSSD – Level Sensitive Scan Design), а также смешанные решения. Для повышения уровня тестопригодности проектируемого устройства в пакете DFTAdvisor предусмотрена возможность включения дополнительных наблюдаемых или управляемых тестовых узлов.

Формирование тестовых воздействий. FastScan – высокопроизводительное средство автоматического формирования тестовых воздействий для полных или частичных сканирующих путей. Данный модуль является эффективным средством получения тестов за приемлемое время даже для проектов, состоящих из миллионов вентилей. FastScan поддерживает расширенное множество моделей неисправностей, включая константные логические неисправности, IDDQ-модели по току, неисправности типа задержек и др. Для субмикронных интегральных технологий FastScan предоставляет решение задачи тестирования задержек на логических вентилях и тестирования критических путей. Опция FastScan CPA (Critical Path Analysis) формирует последовательные тестовые шаблоны для выявления дефектов, вызванных наличием в проекте критических путей.

В настоящее время многие проекты содержат достаточно большое число элементов встроенной памяти малого объема. Для таких ситуаций опция FastScan MacroTest предлагает альтернативное решение по отношению к BIST-схемам для традиционной памяти большой емкости, которое позволяет сократить время и затраты на проведение тестирования этих элементов. Здесь блочные тестовые векторы конвертируются в шаблоны для сканирующих путей. Задействуя существующие в схеме сканирующие пути, то есть не используя дополнительную логику, тесты подаются на регистры или ОЗУ малой емкости, что позволяет провести их тестирование, не оказывая влияния на производительность проектируемого устройства. Другие особенности FastScan, которые позволяют формировать эффективные тестовые наборы, – механизм проверки корректности правил проектирования и реализация алгоритмов подготовки компактных тестовых шаблонов, ориентированных на повышение производительности процесса тестирования.

FlexTest – средство автоматического формирования функциональных тестов для устройств, которые не содержат сканирующих путей или обладают частичным сканированием. Данный модуль и FastScan используют одинаковые библиотеки и модели неисправностей, имеют одинаковый интерфейс. В маршруте тестопригодного проектирования компании Mentor Graphics предусмотрена возможность совместного использования обоих модулей. Сочетая структурные и функциональные тесты, удается повысить качество тестирования за счет лучшей покрываемости неисправностей.

Оптимизация тестовых наборов. Test­Kompress – средство для сжатия, компактного представления тестовых наборов. Использование запатентованной технологии EDTTM (Embedded Deterministic Test) гарантирует существенное сокращение общего объема используемых тестовых данных и времени на выполнение тестирования (до ста раз) без потери качества. Такие эффекты позволяют предъявлять пониженные требования к объему необходимой для хранения тестовой информации внутренней памяти используемых тестовых установок. Для сжатия тестов EDT использует множество коротких цепочек граничного сканирования, внутрисхемную тестовую логику и специальные алгоритмы. Внутрисхемная тестовая логика включает декомпрессор на входе и уплотнитель на выходе. Декомпрессор преобразует компактный входной тестовый набор в полный тест для проверки схемы. Уплотнитель получает выходные отклики схемы на тестовые воздействия и преобразует их по определенным правилам к компактному виду. TestKompress оказывает минимальное влияние на исходный проект, поскольку декомпрессор и уплотнитель входят в состав сканирующего пути и образуют внешнюю логику по отношению к функциональной логике проекта.

DFTInsight – средство графического отображения и отладки результатов тестопригодного проектирования, полученных с помощью пакетов FastScan, FlexTest или DFTAdvisor. Кроме того, данное средство является неотъемлемой частью модулей LBISTArchitect и TestKompress. DFTInsight реализует механизм графического анализа нарушений правил тестопригодного проектирования, отображает схемное представление DFT-решений и результаты моделирования, обеспечивая интерактивную отладку проектов. Графическое представление схемы позволяет быстро проанализировать тестопригодность устройства и устранить допущенные ошибки.

Анализ выхода годных изделий и проверка корректности правил проектирования. Один из основных показателей оценки качества процесса производства ИС – процент выхода годных изделий, который принято вычислять отношением числа исправных схем к общему числу тестируемых устройств.

YieldAssist – развитое средство диагностики неисправностей, которое обеспечивает формирование исчерпывающих тестов, позволяющих установить элементы устройства, потенциально приводящие к появлению дефектов на этапе реализации ИС. Данный модуль использует тестовые шаблоны, формируемые FastScan и TestKompress, для быстрого и точного выявления областей проекта, наиболее чувствительных к появлению производственных дефектов. Интеграция с пакетом Calibre RVE позволяет отображать топологию проекта и выявлять области с сомнительной реализацией на уровне переходных отверстий, сегментов и слоев. Использование YieldAssist в рамках тестопригодного проектирования обеспечивает снижение циклов повторного прототипирования и приводит к повышению показателя выхода годных изделий.

Проверка корректности правил проектирования (DRC – Design Rule Checking) – стандартная стадия проектирования в физической области, которая выявляет несоответствие полученной топологии ИС нормам, описанным в технологической библиотеке (Design Kits). При этом DRC не гарантирует работоспособность полученного решения, а лишь определяет правильность подготовленного топологического описания. В результате ошибок в схемном решении или возникновения производственных дефектов полученный прототип может функционировать некорректно. Для минимизации вероятности возникновения производственных дефектов на уровне физического проектирования выполняют статистический предварительный анализ дефектов с учетом особенностей производственной линии. В САПР Mentor Graphics проверку DRC выполняют с использованием пакета Calibre.

Проведенный анализ показывает, что САПР компании Mentor Graphics содержит средства, обеспечивающие разработку тестов и тестовых механизмов параллельно с проектированием самого электронного устройства. Интеграция данных средств в стандартный маршрут проектирования позволяет говорить о поддержке в САПР Mentor Graphics маршрута тестопригодного проектирования. Применение описанного маршрута требует дополнительного времени для выбора, моделирования и отладки тестирующих подсхем, а также формирования тестовых наборов. Однако он обеспечивает проектирование тестопригодных электронных устройств, минимизируя суммарные затраты времени и средств на тестирование реализованных ИС и перепроектирование с повторным прототипированием. Данный маршрут позволяет снизить функциональные требования к используемому тестовому оборудованию, что открывает возможности для применения менее дорогостоящих средств тестирования без потери качества.

Литература

1. Williams T.W., Parker K.P. Design for Testability – A Survey // Proceedings of the IEEE. Vol. 71. No. 12. 1983, pp. 98–112.

2. Мосин С.Г. Анализ методов тестопригодного проектирования аналоговых и смешанных ИС // Изв. вузов. Электроника. 2007. № 1. С. 59–64.

3. URL: http://www.mentor.com/products/silicon-yield/logic_ test/ (дата обращения: 21.04.09).


Постоянный адрес статьи:
http://swsys.ru/index.php?page=article&id=2430
Версия для печати
Выпуск в формате PDF (4.03Мб)
Скачать обложку в формате PDF (1.25Мб)
Статья опубликована в выпуске журнала № 1 за 2010 год.

Возможно, Вас заинтересуют следующие статьи схожих тематик: