ISSN 0236-235X (P)
ISSN 2311-2735 (E)

Публикационная активность

(сведения по итогам 2017 г.)
2-летний импакт-фактор РИНЦ: 0,500
2-летний импакт-фактор РИНЦ без самоцитирования: 0,405
Двухлетний импакт-фактор РИНЦ с учетом цитирования из всех
источников: 0,817
5-летний импакт-фактор РИНЦ: 0,319
5-летний импакт-фактор РИНЦ без самоцитирования: 0,264
Суммарное число цитирований журнала в РИНЦ: 6012
Пятилетний индекс Херфиндаля по цитирующим журналам: 404
Индекс Херфиндаля по организациям авторов: 338
Десятилетний индекс Хирша: 17
Место в общем рейтинге SCIENCE INDEX за 2017 год: 527
Место в рейтинге SCIENCE INDEX за 2017 год по тематике "Автоматика. Вычислительная техника": 16

Больше данных по публикационной активности нашего журнале за 2008-2017 гг. на сайте РИНЦ

Добавить в закладки

Следующий номер на сайте

2
Ожидается:
16 Июня 2019

В Объединенном институте проблем информатики Национальной академии наук Беларуси создана оригинальная технология проектирования цифровых устройств.

07.05.2019

Современные системы автоматизированного проектирования (САПР) цифровых устройств на базе заказных сверхбольших интегральных схем (СБИС) решают различные задачи на последовательно выполняемых этапах проектирования, начиная от алгоритмического и логического этапов и заканчивая этапом топологического и физического проектирования. На этапе алгоритмического проектирования важной является задача верификации исходных описаний проектов. Исходные описания проектов схем задаются в виде исходных спецификаций на языках VHDL и Verilog. Решающую роль играют начальные этапы, от эффективности выполнения которых зависят сложность (площадь схемы, число транзисторов), быстродействие и энергопотребление логических схем. Именно два последних параметра приобретают все большее значение при проектировании. Получение логической схемы (синтез) по исходному алгоритмическому либо функциональному описанию осуществляется системами синтеза – синтезаторами. Синтезаторы логических схем заменяют каждую конструкцию языка VHDL (либо Verilog) соответствующим функционально-структурным описанием, включающим логические функции и элементы памяти, после чего дальнейшей оптимизации подвергается комбинационная логика, представленная взаимосвязанными логическими выражениями. Такие выражения задают многоуровневые представления систем булевых функций, описывающих функциональные блоки, входящие в состав проекта цифровой схемы, синтезируемой в том или ином базисе логических элементов ASIC (application-specific integrated circuits – заказная СБИС) либо FPGA (field-programmable gate array). Изменение способов реализации логических элементов на транзисторном уровне для субмикронных норм производства кристаллов влечет увеличение размерностей задач синтеза логических схем и требует совершенствования соответствующих алгоритмов и программных средств логической оптимизации. Используемая в промышленных синтезаторах логических схем оптимизация является по сути локальной, то есть оптимизации подвергаются части схемы – кластеры, выделяемые из оптимизируемого функционального описания проекта схемы. Глобальная оптимизация для достаточно больших проектов не выполняется, так как размерности оптимизационных задач огромны и достигают сотен входных и выходных переменных и сотен тысяч промежуточных логических переменных.

Подробное описание дается в статье «Интеграция САПР для синтеза логических схем с использованием глобальной оптимизации», авторы: Бибило П.Н., Романов В.И. (Объединенный институт проблем информатики Национальной академии наук Беларуси, Минск).