Software & Systems

Проблема обеспечения защиты информации является одной из важнейших при построении на­дежных информационных систем и коллективного, и личного пользования. Она охватывает как физическую защиту данных и программ, так и защиту от несанкционированного доступа к данным, передаваемым по линиям связи и находящимся на различных накопителях.

Наиболее полно задача защиты информации решается при использовании программно-аппарат­ных комплексов. На аппаратную часть можно переложить многие составляющие части комплексной защиты информации, в том числе и задачи, требующие больших вычислительных мощностей, такие, например, как шифрование данных. На аппаратный уровень реализации можно вынести следующие задачи:

–      идентификация/аутентификация пользователя;

–      ведение БД/журнала учета пользователей во внутренней энергонезависимой памяти контроллера;

–      мониторинг изъятия контроллера из ПЭВМ;

–      шифрование данных по запросу пользова- теля;

–      организация криптозащищенной сети Ether­net;

–      криптозащита USB-носителей;

–      генерация случайных чисел.

Для выполнения этих задач в контроллере следует иметь зачастую не один, а несколько процессоров как общего назначения, так и специфических. Кроме того, необходимо использовать интегрирующее звено, обеспечивающее связь на уровне различных интерфейсов со стандартными шинами ПЭВМ. Сегодня самая распространенная скоростная шина расширения ПЭВМ – это PCI Express.

Все контроллеры защиты информации, разрабатываемые в НИИ «Центрпрограммсистем» (г. Тверь), имеют в составе интегральные микросхемы программируемой логики фирмы Altera. Современные семейства микросхем программируемой логики (FPGA) позволяют на одном кристалле организовать сложную интегрированную схемотехнику различных функциональных узлов систем защиты информации. Это достигается за счет большого объема реконфигурируемого логического массива, наличия внутренней скоростной памяти, а также некоторых готовых узлов для организации интерфейсов. В последних разработках контроллеров защиты информации применяется семейство FPGA Cyclone IV GX. Его главной отличительной чертой является наличие интегрированного аппаратного модуля контроллера шины PCI Express в совокупности с высокочастотным трансивером. Для реализации контроллера защиты информации на базе системной шины ПЭВМ PCI Express на предыдущих семействах FPGA приходилось использовать отдельный высокочастотный трансивер. Как следствие – значительное усложнение печатной платы из-за увеличения ее площади и выполнения требований высокочастотной схемотехники, а также ее удорожание. Кроме того, сам MAC-уровень контроллера PCI Express был реализован в логическом массиве FPGA и занимал почти 50 % всей логической емкости.

Для минимизации аппаратных затрат на схемотехническую реализацию блока подстановки была проведена работа по исследованию компилятора САПР фирмы Altera Quartus II. Экспериментально подобраны схемотехнические решения, наиболее оптимально размещаемые в логических блоках FPGA. Кроме того, разработана оригинальная схемотехника с использованием сдвиговых регистров, которая минимизирует количество межблоковых соединений, позволяющее компилятору максимально локализовать инкрементальные структуры, что в конечном итоге позволило повысить тактовую частоту криптопреобразователя до 120 МГц. В результате была разработана схемотехника криптопреобразователя с последовательной архитектурой, занимающая логический объем FPGA, не превышающий объем криптопреобразователя с параллельной архитектурой. Это позволило при увеличении производительности уменьшить материальные затраты за счет использования FPGA меньшего логического объема.

Аппаратная реализации генератора случайных чисел. Качество криптопреобразования, как известно, напрямую зависит от качества используемых ключей шифрования, которые в свою очередь формируются из массива (пула) случайных чисел. Для проверки качества пула случайных чисел определены и используются математические критерии. Следуя данной методике, массив случайных чисел принимается для дальнейшего использования только после успешно пройденного математического анализа. В случае отрицательного результата пул случайных чисел бракуется и процесс, начиная с генерации, повторяется.

Аппаратно реализованный генератор случайных чисел имеет в своем составе аналоговый и цифровой модули. При этом цифровой модуль схемотехнически выполнен на логическом массиве FPGA.

В аналоговом модуле генератора случайных чисел используется ряд оригинальных схемотехнических решений, позволяющих получить равномерную плотность спектра в широком частотном диапазоне. Однако этого недостаточно для получения высокого процента годности массивов после математического анализа. Для значительного уменьшения процента забракованных массивов разработан ряд оригинальных алгоритмов обработки случайных чисел, схемотехнически реализованных в FPGA. Следует отметить, что используемая при этом логическая емкость FPGA расходуется незначительно и занимает всего около 1 % задействованных ресурсов.

На рисунке 5 представлена структурная схема формирования пула случайных чисел.

Аналоговый модуль в качестве источника белого шума использует специальные шумовые диоды. Реализованы два канала источника белого шума по схеме встречно-параллельно­го включения диодов с эмиттерными повторителями и последующей конденсаторной конкатенацией шумовых сигналов. При этом для исключения взаимовлияния шумовых источников по цепям питания использованы Т-образные LC-фильтры с частотой среза 50 Гц и крутизной спада 6 дБ на октаву. Для ослабления электромагнитных наводок со стороны окружающих элементов контроллера, и особенно блока питания ПЭВМ, трассировка аналогового модуля на печатной плате выполнена локально с применением специфических приемов высокочастотной топологии. Кроме того, используются отдельные экранирующие слои полигонов с применением ферритовых дросселей 600 Ом/100 МГц по контуру. Далее следуют каскады усиления белого шума на быстродействующих операционных усилителях. Выделение необходимого амплитудного спектра осуществляется высокочастотными компараторами по заданному уровню. Необходимый референсный уровень компарирования формируется малошумящим источником опорного напряжения. На выходе аналоговой части в результате получаются два бинарных цифровых потока стандарта LVTTL со случайной скважностью и длительностью, с равномерным распределением в диапазоне 100–12 500 Гц.

Два бинарных потока, поступающих в FPGA, проходят дальнейшую цифровую обработку, включающую три последовательных этапа: детектирование, рандомизация, формирование пула.

На этапе детектирования два асинхронных бинарных потока преобразуются в один. При этом используются шесть циклически чередующихся оригинальных алгоритмов фазочастотного детектирования. Алгоритмы реализованы в виде микропрограммных автоматов Мура с пересинхронизацией стробирующей частоты до уровня 120 МГц. При этом сохраняется равномерный закон распределения данных и стробов. На данном этапе выравниваются (нормализуются) спектральные характеристики шумовых диодов, которые, как известно, индивидуальны для каждого экземпляра. Потенциальный злоумышленник, даже отсканировав почерк каждого шумового диода, лишается возможности тем или иным способом повлиять на генерируемый массив случайных чисел.

Второй этап, этап рандомизации, необходим для исключения возможных локальных однородностей выходного массива. Именно от качества рандомизации в большей степени зависит успешность математического анализа массива. В основе оригинального алгоритма заложено некое функциональное подобие хэш-функции. За основу взят модифицированный стандартный алгоритм CRC16. Коэффициент полинома при этом подобран экспериментально.

Последний этап – формирование пула. Здесь полученные на всех предыдущих этапах случайные числа поступают в резервное хранилище, выполненное на внутренних модулях памяти FPGA, и находятся там до востребования. Сразу после передачи массива в ПЭВМ для математического анализа начинается формирование нового пула случайных чисел.

Разработанная схемотехника позволяет получить примерно 90 % пригодных массивов случайных чисел.

Перспективные направления. В качестве перспективных разработок контроллеров защиты информации можно выделить несколько основных направлений.

Во-первых, фирма Altera анонсировала выпуск нового семейства FPGA Cyclone V, которое будет включать в себя шесть подклассов FPGA, специализированных для выполнения определенных задач. Для перспективных разработок контроллеров защиты информации наибольший интерес представляют FPGA Cyclone V SX и ST. Их главной отличительной особенностью является наличие на борту интегрированного высокопроизводительного двухъядерного процессора. Это позволит отказаться от используемых процессоров NIOS II, которые размещаются в логическом массиве FPGA, а освобождаемое таким образом логическое пространство использовать для улучшения скоростных параметров существующих функционалов и размещения новых, перспективных. Кроме того, в FPGA Cyclone V ST имеется интегрированный модуль PCI Express, который аналогично Cyclone IV GX позволяет работать по протоколу PCI Express Gen 2.0 с пропускной способностью 5 Gbps. В комплексе с высокопроизводительным двухъядерным процессором это позволит вдвое увеличить производительность контроллера.

Во-вторых, в качестве альтернативного варианта для организации криптозащиты USB-носителей предполагается отказаться от внешнего процессора, переложив сложные задачи обеспечения USB-протокола на внутренний процессор FPGA Cyclone V SX и ST. Это позволит сэкономить определенную часть материальных затрат.

В-третьих, в качестве нового функционала, реализуемого аппаратно, планируется разработка схемотехники скоростного модуля функции хэширования по ГОСТ Р 34.11-94.

В-четвертых, в настоящее время проводятся работы по увеличению скорости формирования массивов случайных чисел. Это даст возможность осуществить высокоскоростное аппаратное маскирующее удаление данных из оперативной памяти ПЭВМ. Разрабатывается оригинальная схемотехника цифрового акселератора случайных чисел, который позволяет увеличить производительность аналогового источника на 3-4 порядка. Для получения высоких скоростных характеристик используется метод переноса спектра вверх. Достигается это при помощи оригинального модифицированного алгоритма получения гаммы шифра. При этом источником ключей шифрования является выход модуля рандомизации. Используя мультиконвейерную архитектуру преобразования, удалось получить высококачественную случайную последовательность на скорости 280 Мбайт/с.

Литература

1.     Cyclone IV Device Handbook, URL: http://www.altera. com/literature/lit-cyclone-iv.jsp (дата обращения: 19.02.2013).

2.     Cyclone V Device Handbook, URL: http://www.altera. com/literature/lit-cyclone-v.jsp (дата обращения: 19.02.2013).

References

1.  Cyclone IV Device Handbook, Available at: http://www.al-tera.com/literature/lit-cyclone-iv.jsp (accessed 19 Feb. 2013).

2.  Cyclone V Device Handbook,  Available  at: http://www.altera.com/literature/lit-cyclone-v.jsp  (accessed  19  Feb. 2013).