Software & Systems

Широкое применение технологии «кремний на изоляторе» (КНИ) для производства микросхем обусловило начало эры нанотранзисторов. На современном этапе развитие полупроводниковой техники определяют две глобальные взаимосвязанные тенденции. До настоящего времени характерный топологический размер отдельного полупроводникового элемента уменьшился более чем в пять раз, со 130 нм до 22 нм, а число компонентов в одном кристалле соответственно увеличивалось экспоненциально во времени, данный процесс будет продолжаться и в обозримом будущем (http://public.itrs.net).

С увеличением степени интеграции микросхем, а также с ростом тактовой частоты наметилась явно выраженная тенденция к увеличению мощности тепловых потерь [1]. Создание высокопроизводительных электронных устройств с пониженным напряжением питания и малой рассеиваемой мощностью является одним из генеральных направлений развития микроэлектроники на современном этапе [1, 2]. Мировое развитие полупроводниковой индустрии регламентируется объединенной программой «International technology roadmap for semiconductor 2012 edition» (ITRS), где в единый пул связаны разработчики, технологи и непосредственно производители микросхем, что обусловливает практическую значимость поисковых исследований в соответствии с этой программой. Решение задачи экономии энергетических ресурсов, важной даже для крупных высокопроизводительных вычислительных комплексов, которые в перспективе могут содержать несколько триллионов транзисторов, должно опираться на подгруппы перспективных технологий из ITRS, предназначенные для приложений с низким уровнем потребляемой мощности, таких как Low standby power (LSTP) с низкой потребляемой мощностью в режиме ожидания и Low operation power (LOP) с низкой операционной мощностью.

Рост степени интеграции устройств неизбежно связан с уменьшением их характерных размеров и снижением напряжения питания. Однако по мере уменьшения длины канала полевого транзистора физические свойства последнего начинают резко отличаться от свойств обычных объемных приборов. Эти отличия так называемых коротко-ка­нальных эффектов (ККЭ) связаны с проявлением существенного двухмерного характера распределения электрических полей в рабочей области транзистора, а также со сравнительно высокими абсолютными значениями напряженностей полей [3, 4]. Одновременно осуществляется масштабирование к более низким значениям и других топологических параметров транзисторов, приводящее к более высокой производительности и степени интеграции электронных устройств. Следовательно, возрастает актуальность поисковых исследований и разработки с учетом квантовых эффектов и технологических требований физических моделей компонентов нанотранзисторных микросхем, что определяется прежде всего возможностями проектирования микросхем с низким напряжением питания и уменьшенным значением потребляемой мощности на единицу площади [1, 5].

С точки зрения схемотехнического проектирования важную роль играют модельные представления, заложенные в САПР, в частности, физические модели полевых транзисторов. Эволюция физических моделей транзисторов, включенных в программные пакеты схемотехнического моделирования, идет главным образом по пути усложнения. Моделирование КНИ-нанотранзисторов на физическом уровне важно как для понимания физических процессов в нем, так и для оптимизации их конструкции с целью достижения необходимых характеристик, а также оптимизации технологического маршрута для повышения степени интеграции и быстродействия без одновременного ухудшения надежности и тепловых потерь. В настоящей работе обсуждаются особенности физического моделирования, ориентированного на задачи схемотехнического проектирования. Особое внимание уделяется принципам построения физических моделей для схемотехнических целей применительно к программе схемотехнического моделирования SPICE. Анализируются возможности включения в программу SPICE новых оригинальных моделей полевых нанотранзисторов со структурой КНИ [1, 6].

Технология адаптации оригинальной модели полевого транзистора к программе HSPICE

Программа HSPICE (рис. 1), разработанная фирмой Meta Software, как и многие другие программы моделирования семейства SPICE, является прямым потомком Berkeley SPICE. Ядро программы моделирования микросхем SPICE было разработано в начале 70-х годов в Калифорнийском университете. По мере развития полупроводниковой технологии оно постоянно модернизировалось, но его основная структура по существу оставалось неизменной.

Программа HSPICE – мощное коммерческое средство моделирования с огромными возможностями как собственно моделирования, так и измерения различных параметров схемы, ее оптимизации, анализа температурных и мощностных характеристик и даже статистического анализа. Она включает большую библиотеку моделей стандартных элементов. За счет таких широких возможностей HSPICE приобрела репутацию надежной, удобной среды моделирования, а вместе с тем получила широкое распространение в области проектирования СБИС. Программа HSPICE используется многими фирмами, производящими СБИС, как стандартное средство промышленного моделирования. Имея столь широкое распространение, она предоставляет универсальную возможность фирмам, разрабатывающим свои собственные модели, в частности, модели МОП-транзисторов для новых технологий, подключать их к библиотеке внутренних моделей посредством открытого интерфейса (см. рис. 1).

С программной точки зрения новая модель оформляется как динамически подгружаемый программный модуль. В этом модуле должны быть реализованы все стандартные процедуры интерфейса, через которые осуществляется взаимодействие модели и программы моделирования. Набор этих процедур и является моделью транзистора. К основным процедурам, требующим открытого интерфейса HSPICE, относятся процедуры считывания параметров модели и элементов (AssignМodelParam, AssignInstanceParam), инициализации модели и элемента (SetupModel, Set­upInstance), вычисления электрических параметров (EvaIDiode, Evaluate). Таким образом, для создания собственной модели МОП-транзистора от разработчика требуется написание некоторого количества процедур на языке С. Каждая из этих процедур выполняет определенную интерфейсную функцию. Центральное место занимает процедура вычисления электрических параметров элемента Evaluate, в которой реализуются модельные уравнения. На вход этой процедуре подается структура, содержащая напряжения на истоке, стоке, затворе и подложке транзистора, температуру, а на выходе Evaluate должна предоставить HSPICE вновь вычисленные значения электрических параметров. Список требуемых параметров очень большой, поскольку одна и та же модель будет использоваться во всех типах анализа, которые умеет выполнять программа моделирования. Структурная схема взаимодействия этих процедур, составляющих модель пользователя, показана на рисунке 1.

Отметим, что предоставление программой HSPICE возможностей реализации собственных моделей – редкое явление среди программ моделирования. Это открывает перед инженером широкие перспективы, так как позволяет оценить качественные параметры разрабатываемых схем и быстро внести изменения в модель для сравнения результатов моделирования с эмпирически полученными результатами.

Поиск путей реализации маломощной электроники

Оптимизации характеристик КНИ-тран­зистора. Разработка проектов СБИС с низким уровнем потребляемой мощности в соответствии с требованиями ITRS2012 на базе архитектуры КНИ-транзистора без перекрытия областей затвор-сток/исток характеризуется высоким венчурным потенциалом [5, 7]. Такой инжениринг по сравнению с классической планарной архитектурой характеризуется наличием вытянутых в продольном направлении (вдоль канала) областей стока/истока и существенным расстоянием (зазором) между краем затвора и положением максимального уровня концентрации легирующей примеси в области стока/истока (рис. 2).

В рассматриваемой архитектуре существует определенная специфическая связь между технологическими параметрами и проявлением короткоканальных эффектов (ККЭ) [5, 8]. Набор этих параметров ограничен следующими элементами: Lg – длина затвора; tSi – толщина пленки кремния (рабочей области); tf – толщина окисла фронтального затвора; Ls – длина зазора; g – градиент легирования областей стока/истока;  – максимальная концентрация легирования областей стока/истока. Подавление ККЭ достигается в первую очередь оптимизацией (с учетом физических и технологических ограничений) параметров g, Ls, tSi, tf, а значения Lg и , как правило, задаются на начальной стадии проекта либо оптимизируются в последнюю очередь. Варьированием значений градиента и зазора достигается модуляция эффективной длины канала Leff, а варьированием толщины пленок реализуется изменение характеристической длины l. В итоге получаются четыре степени свободы для управления характеристиками как транзисторов, так и схем на их основе. Оптимизацию параметров нужно рассмотреть в совокупности со значениями вольт-амперных характеристик (ВАХ) транзистора, в частности токами Ion и Ioff. Обязательно нужно учитывать то, что при переходе к новым технологиям необходимо использовать тонкие диэлектрические слои с высоким коэффициентом диэлектрической проницаемости, например, для Al2O3 e=9e0 и для HfO2 e=25e0, где e0 – абсолютная диэлектрическая проницаемость (для SiO2 e=3,9e0).

Для определения области допустимых значений топологических параметров необходимо удовлетворить ряд критериев, которые вытекают из физических ограничений, технологических и конструкционных требований ITRS [5, 8]. Отметим главные: >1 – подавления ККЭ; Ion³Ion_min{LOP; LSTP} и Ioff£Ioff_max{LOP; LSTP}, где Ion_min{LOP; LSTP} и Ioff_max{LOP; LSTP} – критический уровень тока для соответствующих технологий LOP и LSTP из ITRS2012.

Результаты моделирования. В таблице приведены оптимизированные технологические параметры для прототипов транзисторов, попадающих под топологические требования приложений как LOP2014 и LOP2015, так и LSTP2014 и LSTP2015 (значения параметров, задаваемых IRTS, отмечены звездочкой).

Примечание: параметр масштабирования h в виде h=Ls/Lg.

Для данного сорта транзисторов наряду с ККЭ возникают и другие, специфические эффекты размерного квантования (ЭРК) [4]. Поэтому для моделирования ВАХ в данной области необходимо одновременно рассматривать как ККЭ в двухмерном (2D) приближении, так и ЭРК в тонком рабочем слое кремния. Количественные результаты в общем случае могут быть получены лишь при использовании численных методов моделирования. В данной работе используется подход, который основывается на последовательном решении уравнений Шредингера, Пуассона и токовых уравнений [5, 9, 10]. Используемая модель для транспорта носителей следует из квантового дрейфо-диффузионного метода, где носители находятся в локальном равновесии, характеризуемом локальным уровнем Ферми. Используемая модель адаптирована в HSPICE.

На рисунке 3 приведены обобщенные результаты моделирования характеристики Ion–Ioff транзистора n-типа, которые отвечают требованиям по току Ion и Ioff для технологии LSTP2014-15 и LOP2014-15 соответственно.

В таблице для выбранных технологий и типов транзисторов приведены максимальные величины тока Ion, которые определены по критическому максимальному уровню тока Ioff. Достижение максимального уровня тока при критических параметрах технологий возможно лишь при очень ограниченном значении параметров h и g. В общем случае зависимости тока Ion и Ioff от h имеют нелинейный характер. Такой характер зависимостей объясняется тем, что с ростом длины зазора ухудшается инжектирование носителей в канал и соответственно замедляется рост тока Ion. В подпороговом режиме этот эффект также способствует снижению уровня тока Ioff.

Ограничения по току, полученные в результате численного моделирования, являются отправной точкой исследования динамических характеристик основополагающего логического элемента – КМОП-инвертора. В таблице приведены обобщенные результаты моделирования, выполненные при помощи программы HSPICE, характеристических параметров вентилей: d – временная задержка переключения; Pакт – активная (динамическая) на частоте 1 ТГц, Pстат – статическая (в режиме ожидания) мощности.

Обобщая полученные результаты, можно сделать вывод, что для инверторов, выполненных на транзисторах, отвечающих уровню технологии LOP2015, есть возможность снизить время переключения инвертора практически до уровня 0,5 пс. При этом уровень рассеиваемой мощности составляет несколько десятков микроватт на частоте 1 ТГц, а максимальный уровень статической мощности много меньше 1 нВт. Это является перспективным результатом для создания высокопроизводительных вычислительных систем с экза- флопсной производительностью [1, 8]. При той же частоте технология LSTP2015 минимум на 30 % позволяет снизить уровень потребляемой мощности.

Характеристики транзисторов и вентилей для будущих топологических норм

Структурное масштабирование. Переход к новым топологическим нормам и новым технологиям осуществляется, в частности, как латеральным масштабированием длин затвора Lg и зазора Ls, так и ортогональным масштабированием значений толщины tSi, tf. На рисунке 4а представлены результаты расчетов зависимости Leff (Lg). На рисунке 4б представлены характерные зависимости параметра l от коэффициента ортогонального масштабирования толщины kort (параметры tSi, tf одновременно уменьшаются в kort раз, где kort >1).

Латеральное масштабирование приводит к масштабированию эффективной длины канала. Ортогональное масштабирование толщины tSi и tf приводит к масштабированию характеристической длины, то есть пропорциональное уменьшение параметров tSi и tf будет приводить к соответствующему снижению величины l.

Сопоставление результатов латерального и ортогонального масштабирования показывает, что эффективная длина снижается существеннее, чем характеристическая. Следовательно, для перспективных технологий с низким уровнем потребляемой мощности при масштабировании топологических параметров транзисторов будет уменьшаться область их допустимых значений для минимизации ККЭ с учетом квантовых и технологических ограничений. Это, с одной стороны, сокращает возможность оптимизации характеристик транзисторов, с другой – сдвигает границы применимости транзисторов для разных приложений.

Поведение порогового напряжения. Для оптимального выбора топологических и электрофизических параметров транзисторов необходимо оценить поведение порогового напряжения (Uth) с учетом использования материалов с высокой диэлектрической проницаемостью. На рисунке 5 представлены обобщенные результаты моделирования зависимостей Uth(Lg) прототипа транзистора n-типа для двух различных значений диэлектрической проницаемости, а также зависимости Uth от различных значений h и g.

Из приведенных данных следует несколько выводов. В общем случае с уменьшением Lg Uth снижается. Этот эффект roll-off усиливается с ростом значения диэлектрической проницаемости. Самый узкий диапазон по h соответствует значениям g=5 нм/дек. и e=25e0, самый протяженный при g=3 нм/дек. и e=3,9e0. В общем случае с ростом диэлектрической проницаемости диэлектрика фронтального затвора e пороговое напряжение Uth снижается. Увеличение e приводит к повышению характеристической длины, что определяет возрастание влияния ККЭ, которое вызывает понижение Uth. Этот эффект обусловлен увеличением емкостной связи между стоком и каналом.

Физические ограничения, связанные с эффектом туннелирования. Применение подзатворного диэлектрика с эквивалентной окисной толщиной (EOT) меньше 1 нм, необходимого для реализации всех КМОП приборных технологий, обязывает учитывать ряд физических ограничений, возникающих из-за роста туннельных токов или токов утечки при переходе к устройствам ультрамалых размеров [4]. На рисунке 6 приведены численно рассчитанные зависимости прямого туннельного тока затвора (Ig) как функция напряжения на затворах (Ug) для двух типов подзатворного диэлектрика при Udd=0,5 В.

На основании результатов моделирования можно сделать вывод, что и для окиси кремния, и для окиси гафния прямой туннельный ток затвора в диапазонах исследуемой толщины рабочей области и подзатворного диэлектрика принимает минимальное значение на верхней границе обоих диапазонов толщины. Уменьшение размеров толщины приводит к нелинейному росту туннельного тока. При этом сохраняется возможность корректировать ток утечки, варьируя толщину рабочей области.

Транзисторы в переходной области. Дальнейшее масштабирование длины затвора открывает возможность функционирования транзисторов в квазибаллистическом режиме. Причем длина свободного пробега носителей существенно зависит от толщины пленки кремния и резко снижается по мере ее уменьшения. На рисунке 7 приведены результаты численного моделирования ВАХ нанотранзистора масштабированного транзистора с Lg=8 нм, tSi=4,0 нм, tf=0,45 нм, h=1,0, g=2,5 нм/дес. При этом Leff составляет 11,2 нм, что меньше длины свободного пробега электрона в объемном кремнии.

Результаты моделирования показывают следующее. Ток транзистора в состоянии ON характеризуется высокой плотностью. Его уровень примерно в 2,5 раза меньше тока, рассчитанного по классической баллистической модели при том, что ККЭ существенно подавляются и обеспечивается контроль тока в состоянии OFF. Отличительная особенность – достаточно низкое значение напряжения Uds (~0,4 В), при котором линейный участок зависимости переходит в область насыщения. Отношение значений тока Ion/Ioff составляет более 7 порядков величины. Подпороговая характеристика с подзатворным диэлектриком на основе HfO2 значительно лучше, чем на SiO2.

Эти свойства являются предпосылкой для применения таких транзисторов в проектах высокоскоростных СБИС для реализации экзафлопсных вычислений с низким уровнем потребляемой мощности.

В заключение необходимо заметить, что две глобальные взаимосвязанные тенденции: разработка нанотранзисторов с целью создания высокопроизводительных КМОП СБИС и разработка технологий, позволяющих перейти на новые 10-нм топологические нормы, определяют развитие полупроводниковой техники на современном этапе. Достижения в области технологий позволят в ближайшем будущем реализовать нанотранзисторы с длиной канала, близкой к теоретическому пределу в 3–5 нм и разместить на кристалле порядка миллиарда вентилей. Важной задачей является построение адекватной физической модели КНИ-нанотранзистора. Требования схемотехнического моделирования накладывают определенные ограничения на используемые модели транзисторов. Модель должна описываться замкнутой системой физических уравнений, содержащих разумное число входных параметров, брать во внимание двухмерный характер распределения электрических полей с учетом квантовых эффектов в области нанометровых размеров, быть адаптированной к программе схемотехнического моделирования SPICE.

В работе проанализирован метод оптимизации элементной базы для реализации перспективных проектов СБИС с низкой потребляемой мощностью в соответствии с программой ITRS2012. Применение такого подхода для разработки проектов СБИС в соответствии с требованиями приложений LSPT2014-15 и LOP2014-15 показывает, что есть потенциал варьирования технологическими параметрами для достижения требуемых характеристик устройств. При дальнейшем масштабировании условие эффективного подавления ККЭ будет еще более существенно ограничивать область допустимых значений топологических параметров транзисторов. Применение тонких диэлектрических пленок частично решает эту проблему.

Таким образом, проблемы схемотехнического моделирования связаны как с использованием физических моделей КНИ-транзисторов, так и с особенностями технологии. Особую важность в этой связи приобретают вопросы электрофизических измерений характеристик транзистора и процедура извлечения параметров (в том числе подгоночных), поскольку от них зависят адекватность и точность выбранной модели.

Литература

1.     Захаров С.М., Масальский Н.В., Шафигулин М.М. Проблемы схемотехнического моделирования интегральных схем // Успехи современной радиоэлектроники. 2005. № 2. С. 43–50.

2.     Бетелин В.Б. СуперЭВМ – это технологическое оружие // Электроника НТБ. 2009. № 4. С. 4–12.

3.     Tsividis Ya. Operation and Modeling of The MOS Tran­sistor. WCB, МсGгаw-Нill, 1999.

4.     Тhompson S., Расkan. Р., Bohr М. MOS Scaling: Tran­sistor Challenges for the 21st Century, Intel Technology Journ., 1998, vol. 3, pp. 1–19.

5.     Масальский Н.В. Оптимизация параметров двух затворных суб-20 нм КНИ КМОП транзисторов с архитектурой «без перекрытия» // Микроэлектроника. 2012. Т. 41. № 1. С. 57–64.

6.     Colinge J.-P., Silicon Insulator Technology: Materials to VLSI, Кluwer Acad. Publ., Boston, Dordrecht, London, 1997.

7.     Kranti A., Hao Y., Armstrong G.A. Performance projec­tions and design optimization of planar double gate SOI MOSFETs for logic technology applications, Semiconductor Science and Technology, 2008, vol. 23, no. 4, pp. 217–224.

8.     Kranti A., Armstrong G.A. Engineering source/drain ex­tension regions in nanoscale double gate (DG) SOI MOSFETs: Analytical model and design considerations, Solid-State Electronics, 2006, vol. 50, no. 2, pp. 437–447.

9.     Munteanu D., Autran J.-L., Loussier X., Harrison S., Ceru­tti R., Skotnicki T. Quantum short channel compact modeling of drain-current in Double-gate MOSFET. Solid-State Electronics, 2006, vol. 50, no. 4, pp. 680–688.

10.  Birner S., Zibold T., Andlauer T., Kubis T., Sabathil M., Trellakis A., Vogl P. Nextnano: General Purpose 3-D Simulations, IEEE Transactions on Electron Devices, 2007, vol. 54, no. 9, pp. 2029–2035.

References

1.     Zakharov S.M., Masalskiy N.V., Shafigulin M.M. The problems of integrating circuit simulation skhem. Uspekhi sovre­mennoy radioelektroniki [Achievements of Modern Radioelectro­nics]. 2005, no. 2. pp. 43–50 (in Russ.)

2.     Betelin V.B. Super-EVM is a technological weapon. Elek­tronika: NTB [Electronics: Science, Technology, Business]. 2009, no. 4, pp. 4–12 (in Russ.)

3.     Tsividis Ya. Operation and Modeling of the MOS Transis­tor. WCB, MsGgaw-Nill, 1999.

4.     Thompson S., Raskan. R., Bohr M. MOS Scaling: Transis­tor Challenges for the 21st Century. Intel Technology Journ., 1998, vol. 3, pp. 1–19.

5.     Masalskiy N.V. Parameter optimization of dual-gate sub-20 nm SOI MOSFET nonbridging transistors. Mikroelektro- nika [Russian Microelectronics]. 2012, vol. 41, no. 1, pp. 57–64 (in Russ.)

6.     Colinge J.-P. Silicon Insulator Technology: Materials to VLSI. Kluwer Acad. Publ., Boston, Dordrecht, London, 1997.

7.     Kranti A., Hao Y., Armstrong G.A. Performance projec­tions and design optimization of planar double gate SOI MOSFETs for logic technology applications. Semiconductor Science and Technology. 2008, vol. 23, no. 4, pp. 217–224.

8.     Kranti A., Armstrong G.A. Engineering source/drain extension regions in nanoscale double gate (DG) SOI MOSFETs: Analytical model and design considerations. Solid-State Electronics. 2006, vol. 50, no. 2, pp. 437–447.

9.     Munteanu D., Autran J.-L., Loussier X., Harrison S., Cerutti R., Skotnicki T. Quantum short channel compact modeling of drain-current in Double-gate MOSFET. Solid-State Electronics. 2006, vol. 50, no. 4, pp. 680–688.

10.  Birner S., Zibold T., Andlauer T., Kubis T., Sabathil M., Trellakis A., Vogl P. Nextnano: General Purpose 3-D Simulations. IEEE Transactions on Electron Devices. 2007, vol. 54, no. 9, pp. 2029–2035.